由于分割后的数字数据Dini和D IN2以6. 144MHz进行动作，因此能够使模拟分段A 组和B组进行6. 144MHz的时钟动作（Φ 1、Φ 2、Φ Γ、Φ 2'）。对于各个被分割出的数据Dini 和Din2，通过分别使用模拟分段A组和B组并使模拟分段A组和B组单独地进行SCF动作来 进行数字-模拟（DA)转换。
[0062] 在假设将Dini被进行DA转换所得到的数据设为V、将Din2被进行DA转换所得到 的数据设为V tw2的情况下，实际的输出V _为将V与V _2相加所得到的数据，相加后得 到的VtwW 12. 288MHz进行动作。被输出的该数据等效为简单地使OSR为256倍时的V QUT。
[0063] 根据本发明所涉及的SCF 500,根据OSR的确定，与以往相比能够实现Δ ΣDAC高 性能化或者A XDAC低功耗化。在以下的第一实施方式中例示△ XDAC高性能化的方式， 在第二实施方式中例示A SDAC低功耗化的方式。
[0064] 〈第一实施方式〉
[0065] 根据本发明所涉及的SCF 500,即使在与以往相比使OSR加倍来进行时间交叉动 作的情况下，也能够以与以往同等的消耗电流进行时间交叉动作，从而能够实现A Σ调制 器的高性能化。例如，对于三阶A Σ调制器，通过将数字部的速率从以往的1280SR变为两 倍即2560SR，能够使SN比提高21dB。另外，通过本发明所涉及的SCF 500中的时间交叉 DAC动作，能够以相对于过采样的速率（Fs = OSR · fs)减半后的模拟速率（0SR · fs/2)进 行动作，因此能够使消耗电流与以往同等，从而能够消除提高OSR的缺点。
[0066] 〈第二实施方式〉
[0067] 以与以往相同的0SR，通过本发明所涉及的SCF 500中的时间交叉DAC动作，Δ Σ 调制器能够以与以往同等的SN比使模拟部的动作速率与以往相比减半，从而能够实现 Δ XDAC低消耗电流化。
[0068] 另外，在本发明所涉及的SCF 500中，如上述那样，由于用于将第奇数个数据进行 DA转换的模拟分段A组以及用于将第偶数个数据进行DA转换的模拟分段B组各自单独地 进行DWA，因此有时在模拟分段A组-B组间存在电容的错配。该电容错配成为第偶数个数 据与第奇数个数据间的增益误差。
[0069] 第偶数个数据与第奇数个数据间的增益误差产生具有l/2Fs的频率的拍频。所产 生的l/2Fs的拍频与频带外噪声进行交叉调制并折返到频带内。因此，通过预先抑制l/2Fs 附近的频带外噪声而成为对增益误差有效的措施。
[0070] 以下，在第三和第四实施方式中分别表示模拟分段A组与模拟分段B组间的电容 错配校正技术。
[0071] 〈第三实施方式〉
[0072] 在图7中表示本发明的第三实施方式所涉及的SCF型Δ XDAC的框图。在图7中 示出了 SCF型Δ SDAC 700,该SCF型Δ SDAC 700具备Δ Σ调制器701、与Δ Σ调制器 701电连接的2抽头数字FIR (Finite Impulse Response :有限脉冲响应）702、与2抽头数 字FIR 702电连接的DWA处理部703以及与DWA处理部703电连接的本发明所涉及的SCF 500。如图7所示，在Δ Σ调制器701与DWA处理部703之间插入了 2抽头数字FIR 702。
[0073] 2抽头数字FIR 702在l/2Fs处具有零点，因此能够完全地过滤掉Δ Σ调制器701 中所产生的处于l/2Fs的频带外噪声。因此，能够抑制因增益误差所产生的拍频与频带外 噪声的交叉调制而引起的向频带内的噪声折返。
[0074] 〈第四实施方式〉
[0075] 在图8中表示本发明的第四实施方式所涉及的SCF型Δ XDAC的框图。在图8中 示出了 SCF型Δ SDAC 800,该SCF型Δ SDAC 800具备Δ Σ调制器801、与Δ Σ调制器 801电连接的DWA处理部802、与DWA处理部802电连接的2抽头模拟FIR 803以及与2抽 头模拟FIR 803电连接的本发明所涉及的SCF 500。如图8所示，在本发明的第四实施方式 所涉及的SCF型Δ XDAC 800中，代替实施方式三所示的2抽头数字FIR 702,将2抽头模 拟FIR 803插入到DWA处理部802的后级。
[0076] 在图9中表示2抽头模拟FIR 803和处于其后级的SCF 500的结构图。如图9所 示，处于SCF 500的模拟分段部被共享为2抽头模拟FIR 803中的模拟加法部。模拟FIR 与数字FIR的不同点在于使用采样电容Cs和Cs'来在SCF动作中进行模拟相加。该2抽 头模拟FIR 803也同样地在l/2Fs附近形成零点，但是由于将无延迟和略微延迟的数据进 行模拟相加，因此在该数据间产生增益误差，无法准确地在l/2Fs处形成零点。
[0077] 然而，相对于第三实施方式所涉及的使用2抽头数字FIR 702的SCF型Δ XDAC 700,在第四实施方式所涉及的使用2抽头模拟FIR 803的SCF型Δ XDAC 800的情况下， 由于被输入到DWA处理部的比特数小，因此能够减小DWA处理部的面积。
[0078] 如上述那样，通过采用第三和第四实施方式所示的结构，能够消除模拟分段A组 与模拟分段B组间的电容错配，从而能够实现更高精度的时间交叉DAC。
[0079] 〈第五实施方式〉
[0080] 本发明所涉及的电容错配的校正技术是针对两部分数据具有三个以上的模拟分 段，具备冗余的模拟分段。例如针对第偶数个和第奇数个这两部分数据具备三个模拟分段， 通过使数据在模拟分段之间轮流也能够消除第奇数个数据与第偶数个数据间的增益误差。 在第五实施方式中表示具体的轮流方法。
[0081] 在图10中表示本发明的第五实施方式所涉及的SCF的结构图。如图10所示，第 五实施方式所涉及的时间交叉DAC中的SCF 1000具备模拟分段A组、模拟分段B组、模拟 分段C组、第一开关SWa2、第二开关SWb2、第三开关SW e2以及运算部1001。模拟分段A组包 括第一采样开关组SWai和第一采样电容组Cs，模拟分段B组包括第二采样开关组SW B1和第 二采样电容组Cs'，模拟分段C组包括第三采样开关组SWa和第三采样电容组Cs "，运算部 1001包括运算放大器C0M、积分电容Ci以及电容元件CAP。图10所示的SCF 1000为对图 5所示的时间交叉DAC中的SCF 500的结构追加模拟分段C组而成的结构。
[0082] 第一开关SWa2、第二开关SWb2以及第三开关SW C2分别与模拟分段A组、B组以及C 组连接。运算放大器COM的负侧输入端子与第一开关SWa2、第二开关SWb2以及第三开关SW c2 连接。积分电容Ci并联连接在运算放大器COM的负侧输入端子与运算放大器COM的输出 端子之间。电容元件CAP与运算放大器COM的输出端子连接。
[0083] 第一米样开关组SWai和第一开关SW &2通过时钟Φ 1被切换到第一端子tl，通过 时钟Φ 2被切换到第二端子t2,通过时钟Φ 3被切换到第三端子t3。第二采样开关组SWm 和第二开关3182通过时钟Φ1'被切换到第一端子tl'，通过时钟Φ2'被切换到第二端子 t2'，通过时钟Φ3'被切换到第三端子t3'。第三采样开关组SWa和第三开关SWe2通过时 钟Φ1"被切换到第一端子tl"，通过时钟Φ 2"被切换到第二端子t2"，通过时钟Φ 3"被切 换到第三端子t3"。
[0084] 当第一~第三采样开