的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接，并且 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长。5.一种半导体器件，包括: 第一晶体管和第二晶体管，所述第一晶体管的第一端子和所述第二晶体管的第一端子电连接至第一输出端子； 第三晶体管和第四晶体管，所述第三晶体管的第一端子和所述第四晶体管的第一端子电连接至第二输出端子；以及 第五晶体管至第九晶体管， 其中所述第五晶体管的第一端子、所述第九晶体管的第一端子、所述第一晶体管的栅极端子和所述第三晶体管的栅极端子彼此电连接， 其中所述第五晶体管的栅极端子、所述第七晶体管的第一端子、所述第八晶体管的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接， 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长，并且 其中所述晶体管中的任何一个包括作为半导体材料的氧化物半导体。6.如权利要求4或者权利要求5所述的半导体器件， 其中所述第一晶体管的所述第一端子和所述第二晶体管的所述第一端子直接连接至所述第一输出端子， 其中所述第三晶体管的所述第一端子和所述第四晶体管的所述第一端子直接连接至所述第二输出端子， 其中所述第五晶体管的所述第一端子和所述第九晶体管的所述第一端子直接彼此连接， 其中所述第一晶体管的所述栅极端子和所述第三晶体管的所述栅极端子直接彼此连接，并且 所述第五晶体管的所述栅极端子、所述第七晶体管的所述第一端子、所述第八晶体管的所述第一端子、所述第六晶体管的所述第一端子、所述第二晶体管的所述栅极端子以及所述第四晶体管的所述栅极端子直接彼此连接。7.一种半导体器件，包括: 第一晶体管和第二晶体管，所述第一晶体管的第一端子和所述第二晶体管的第一端子电连接至第一输出端子； 第三晶体管和第四晶体管，所述第三晶体管的第一端子和所述第四晶体管的第一端子电连接至第二输出端子；以及 第五晶体管至第十晶体管， 其中所述第五晶体管的第一端子、所述第九晶体管的第一端子、所述第一晶体管的栅极端子和所述第三晶体管的栅极端子彼此电连接， 其中所述第五晶体管的栅极端子、所述第七晶体管的第一端子、所述第八晶体管的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接， 其中所述第十晶体管的第一端子和所述第八晶体管的第二端子彼此电连接， 其中所述第九晶体管的第二端子、所述第十晶体管的第二端子和所述第七晶体管的第二端子彼此电连接，并且 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长。8.一种半导体器件，包括: 第一晶体管和第二晶体管，所述第一晶体管的第一端子和所述第二晶体管的第一端子电连接至第一输出端子； 第三晶体管和第四晶体管，所述第三晶体管的第一端子和所述第四晶体管的第一端子电连接至第二输出端子；以及第五晶体管至第十晶体管， 其中所述第五晶体管的第一端子、所述第九晶体管的第一端子、所述第一晶体管的栅极端子和所述第三晶体管的栅极端子彼此电连接， 其中所述第五晶体管的栅极端子、所述第七晶体管的第一端子、所述第八晶体管的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接， 其中所述第十晶体管的第一端子和所述第八晶体管的第二端子彼此电连接， 其中所述第九晶体管的第二端子、所述第十晶体管的第二端子和所述第七晶体管的第二端子彼此电连接，并且 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长，并且 其中所述晶体管中的任何一个包括作为半导体材料的氧化物半导体。9.如权利要求7或者权利要求8所述的半导体器件， 其中所述第一晶体管的所述第一端子和所述第二晶体管的所述第一端子直接连接至所述第一输出端子， 其中所述第三晶体管的所述第一端子和所述第四晶体管的所述第一端子直接连接至所述第二输出端子， 其中所述第五晶体管的所述第一端子和所述第九晶体管的所述第一端子直接彼此连接， 其中所述第一晶体管的所述栅极端子和所述第三晶体管的所述栅极端子直接彼此连接， 其中所述第五晶体管的所述栅极端子、所述第七晶体管的所述第一端子、所述第八晶体管的所述第一端子、所述第六晶体管的所述第一端子、所述第二晶体管的所述栅极端子以及所述第四晶体管的所述栅极端子直接彼此连接， 其中所述第十晶体管的所述第一端子和所述第八晶体管的所述第二端子彼此电连接，并且 其中所述第九晶体管的所述第二端子、所述第十晶体管的所述第二端子和所述第七晶体管的所述第二端子直接彼此连接。10.一种半导体器件，包括: 第一晶体管和第二晶体管，所述第一晶体管的第一端子和所述第二晶体管的第一端子电连接至第一输出端子； 第三晶体管和第四晶体管，所述第三晶体管的第一端子和所述第四晶体管的第一端子电连接至第二输出端子；以及第五晶体管至第十一晶体管， 其中所述第五晶体管的第一端子、所述第九晶体管的第一端子、和所述第十一晶体管的第一端子彼此电连接， 其中所述第十一晶体管的第二端子、所述第一晶体管的栅极端子、和所述第三晶体管的栅极端子彼此电连接， 其中所述第五晶体管的栅极端子、所述第七晶体管的第一端子、所述第八晶体管的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接， 其中所述第十晶体管的第一端子和所述第八晶体管的第二端子彼此电连接， 其中所述第九晶体管的第二端子、所述第十晶体管的第二端子、所述第七晶体管的第二端子和所述第十一晶体管的栅极端子彼此电连接，并且 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长。11.一种半导体器件，包括: 第一晶体管和第二晶体管，所述第一晶体管的第一端子和所述第二晶体管的第一端子电连接至第一输出端子； 第三晶体管和第四晶体管，所述第三晶体管的第一端子和所述第四晶体管的第一端子电连接至第二输出端子；以及第五晶体管至第十一晶体管， 其中所述第五晶体管的第一端子、所述第九晶体管的第一端子、和所述第十一晶体管的第一端子彼此电连接， 其中所述第十一晶体管的第二端子、所述第一晶体管的栅极端子、所述第三晶体管的栅极端子彼此电连接， 其中所述第五晶体管的栅极端子、所述第七晶体管的第一端子、所述第八晶体管的第一端子、所述第六晶体管的第一端子、所述第二晶体管的栅极端子和所述第四晶体管的栅极端子彼此电连接， 其中所述第十晶体管的第一端子和所述第八晶体管的第二端子彼此电连接， 其中所述第九晶体管的第二端子、所述第十晶体管的第二端子、所述第七晶体管的第二端子和所述第十一晶体管的栅极端子彼此电连接， 其中所述第五晶体管的沟道和所述第六晶体管的沟道中的每一个比所述第三晶体管的沟道长，并且 其中所述晶体管中的任何一个包括作为半导体材料的氧化物半导体。12.如权利要求10或者权利要求11所述的半导体器件， 其中所述第一晶体管的所述第一端子和所述第二晶体管的所述第一端子直接连接至所述第一输出端子， 其中所述第三晶体管的所述第一端子和所述第四晶体管的所述第一端子直接连接至所述第二输出端子， 其中所述第五晶体管的所述第一端子、所述第九晶体管的所述第一端子和所述第十一晶体管的所述第一端子直接彼此连接， 其中所述第十一晶体管的所述第二端子、所述第一晶体管的所述栅极端子和所述第三晶体管的所述栅极端子直接彼此连接， 其中所述第五晶体管的所述栅极端子、所述第七晶体管的所述第一端子、所述第八晶体管的所述第一端子、所述第六晶体管的所述第一端子、所述第二晶体管的所述栅极端子以及所述第四晶体管的所述栅极端子直接彼此连接， 其中所述第十晶体管的所述第一端子和所述第八晶体管的所述第二端子彼此电连接，并且 其中所述第九晶体管的所述第二端子、所述第十晶体管的所述第二端子、所述第七晶体管的所述第二端子和所述第十一晶体管的所述栅极端子直接彼此连接。13.如权利要求1、权利要求2、权利要求4、权利要求5、权利要求7、权利要求8、权利要求10、和权利要求11中的任何一个所述的半导体器件， 其中所述第五晶体管的第二端子、所述第六晶体管的第二端子、所述第二晶体管的第二端子和所述第四晶体管的第二端子彼此电连接， 其中所述第六晶体管的栅极端子电极和所述第五晶体管的栅极端子电极彼此电连接。14.如权利要求3、权利要求6、权利要求9和权利要求12中的任何一个所述的半导体器件， 其中所述第五晶体管的第二端子、所述第六晶体管的第二端子、所述第二晶体管的第二端子和所述第四晶体管的第二端子直接彼此连接，并且 其中所述第六晶体管的栅极端子电极和所述第五晶体管的栅极端子电极直接彼此连接。15.如权利要求4、权利要求5、权利要求7、权利要求8、权利要求10和权利要求11中的任何一个所述的半导体器件，还包括第一电源线和第二电源线， 其中所述第一电源线电连接至所述第七晶体管的所述第二端子，并且其中所述第二电源线电连接至所述第五晶体管的第二端子、所述第六晶体管的第二端子、所述第二晶体管的第二端子和所述第四晶体管的第二端子。16.如权利要求3、权利要求6、权利要求9和权利要求12所述的半导体器件，还包括第一电源线和第二电源线， 其中所述第一电源线直接连接至所述第七晶体管的所述第二端子，并且 其中所述第二电源线直接连接至所述第五晶体管的所述第二端子、所述第六晶体管的所述第二端子、所述第二晶体管的所述第二端子和所述第四晶体管的所述第二端子。17.如权利要求1、权利要求2、权利要求4、权利要求5、权利要求7、权利要求8、权利要求10和权利要求11中的任何一个所述的半导体器件， 其中所述第五晶体管和所述第六晶体管中的任何一个是具有多栅端子结构(其中至少两个栅极端子)的晶体管。18.如权利要求1、权利要求2、权利要求4、权利要求5、权利要求7、权利要求8、权利要求10和权利要求11中任何一个所述的半导体器件，还包括电连接在所述栅极端子和所述第二晶体管的第二端子之间的电容器。19.如权利要求1、权利要求2、权利要求4、权利要求5、权利要求7、权利要求8、权利要求10和权利要求11中任何一个所述的半导体器件，还包括移位寄存器， 其中所述移位寄存器包括所述第一晶体管至所述第六晶体管。20.一种半导体器件，包括: 第一晶体管至第十二晶体管；以及 第一电容器和第二电容器， 其中所述第一晶体管至所述第十二晶体管具有相同的导电型， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管的源极端子和漏极端子中的一个电连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个电连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第四晶体管的所述栅极端子电连接至所述第二晶体管的栅极端子， 其中所述第五晶体管的源极端子和漏极端子中的一个电连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第五晶体管的其它的所述源极端子和所述漏极端子电连接至所述第一晶体管的栅极端子， 其中所述第六晶体管的所述源极端子和所述漏极端子中的一个直接连接至所述第二晶体管的所述栅极端子， 其中所述第一电容器的第一电极电连接至所述第二晶体管的所述栅极端子， 其中所述第七晶体管的源极端子和漏极端子中的一个电连接至所述第八晶体管的源极端子和漏极端子中的一个， 其中所述第九晶体管的源极端子和漏极端子中的一个电连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十晶体管的所述栅极端子电连接至所述第八晶体管的栅极端子， 其中所述第十一晶体管的源极端子和漏极端子中的一个电连接至所述第九晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十一晶体管的其它的所述源极端子和所述漏极端子电连接至所述第七晶体管的栅极端子， 其中所述第十二晶体管的源极端子和漏极端子中的一个直接连接至所述第八晶体管的所述栅极端子， 其中所述第二电容器的第一电极电连接至所述第八晶体管的所述栅极端子， 其中所述第九晶体管的栅极端子电连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子电连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子电连接至所述第一布线， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子电连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子电连接至所述第一布线， 其中所述第一电容器的第二电极电连接至所述第一布线， 其中所述第二电容器的第二电极电连接至所述第一布线， 其中所述第五晶体管的栅极端子电连接至第二布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线， 其中所述第十一晶体管的栅极端子电连接至所述第二布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线， 其中所述第一晶体管的其它的所述源极端子和所述漏极端子电连接至第三布线， 其中所述第七晶体管的其它的所述源极端子和所述漏极端子电连接至第四布线， 其中所述第六晶体管的栅极端子电连接至所述第四布线，并且 其中所述第十二晶体管的栅极端子电连接至第五布线。21.—种半导体器件，包括: 第一晶体管至第十二晶体管；以及 第一和第二电容器， 其中所述第一晶体管至所述第十二晶体管具有相同的导电型， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第四晶体管的所述栅极端子直接连接至所述第二晶体管的栅极端子， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第五晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第六晶体管的所述源极端子和所述漏极端子中的一个直接连接至所述第二晶体管的所述栅极端子， 其中所述第一电容器的第一电极直接连接至所述第二晶体管的所述栅极端子， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第八晶体管的源极端子和漏极端子中的一个， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十晶体管的所述一些栅极端子直接连接至所述第八晶体管的栅极端子，其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第九晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十一晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第七晶体管的栅极端子， 其中所述第十二晶体管的源极端子和漏极端子中的一个直接连接至所述第八晶体管的所述栅极端子， 其中所述第二电容器的第一电极直接连接至所述第八晶体管的所述栅极端子， 其中所述第九晶体管的栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第一电容器的第二电极直接连接至所述第一布线， 其中所述第二电容器的第二电极直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线， 其中所述第十一晶体管的栅极端子直接连接至所述第二布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线， 其中第一信号输入进入所述第一晶体管的其它的所述源极端子和所述漏极端子， 其中第二信号输入进入所述第七晶体管的其它的所述源极端子和所述漏极端子， 其中所述第二信号输入进入所述第六晶体管的栅极端子，并且 其中第三信号输入进入所述第十二晶体管的栅极端子。22.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管、第一电容器和第二电容器， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的所述栅极端子直接连接至所述第一电容器的第一电极， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十晶体管的所述栅极端子直接连接至所述第二电容器的第一电极， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第一电容器的第二电极直接连接至所述第一布线， 其中所述第二电容器的第二电极直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。23.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十二晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第三晶体管的栅极端子直接连接至