所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。24.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管， 其中所述第六晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。25.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管、第一电容器和第二电容器， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十二晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的所述栅极端子直接连接至所述第一电容器的第一电极， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十晶体管的所述栅极端子直接连接至所述第二电容器的第一电极， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第一电容器的第二电极直接连接至所述第一布线， 其中所述第二电容器的第二电极直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。26.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管、第一电容器和第二电容器， 其中所述第六晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的所述栅极端子直接连接至所述第一电容器的第一电极， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十晶体管的所述栅极端子直接连接至所述第二电容器的第一电极， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第一电容器的第二电极直接连接至所述第一布线， 其中所述第二电容器的第二电极直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。27.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十二晶体管具有多栅结构并且包括两个栅极端子， 其中所述第六晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。28.一种半导体器件，包括: 移位寄存器，所述移位寄存器包括第一晶体管至第十六晶体管、第一电容器和第二电容器， 其中所述第四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十二晶体管具有多栅结构并且包括两个栅极端子， 其中所述第六晶体管具有多栅结构并且包括两个栅极端子， 其中所述第十四晶体管具有多栅结构并且包括两个栅极端子， 其中所述第一晶体管至所述第十六晶体管具有相同的导电型， 其中所述第一晶体管的源极端子和漏极端子中的一个直接连接至所述第二晶体管的源极端子和漏极端子中的一个， 其中所述第三晶体管的源极端子和漏极端子中的一个直接连接至所述第四晶体管的源极端子和漏极端子中的一个， 其中所述第五晶体管的源极端子和漏极端子中的一个直接连接至所述第六晶体管的源极端子和漏极端子中的一个， 其中所述第七晶体管的源极端子和漏极端子中的一个直接连接至所述第五晶体管的其它的所述源极端子和所述漏极端子， 其中所述第八晶体管的源极端子和漏极端子中的一个直接连接至所述第三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第八晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一晶体管的栅极端子， 其中所述第二晶体管的栅极端子直接连接至所述第四晶体管的栅极端子， 其中所述第二晶体管的所述栅极端子直接连接至所述第五晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的所述栅极端子直接连接至所述第一电容器的第一电极， 其中所述第三晶体管的栅极端子直接连接至所述第六晶体管的栅极端子， 其中所述第九晶体管的源极端子和漏极端子中的一个直接连接至所述第十晶体管的源极端子和漏极端子中的一个， 其中所述第十一晶体管的源极端子和漏极端子中的一个直接连接至所述第十二晶体管的源极端子和漏极端子中的一个， 其中所述第十三晶体管的源极端子和漏极端子中的一个直接连接至所述第十四晶体管的源极端子和漏极端子中的一个， 其中所述第十五晶体管的源极端子和漏极端子中的一个直接连接至所述第十三晶体管的其它的所述源极端子和所述漏极端子， 其中所述第十六晶体管的源极端子和漏极端子中的一个直接连接至所述第十一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第九晶体管的栅极端子， 其中所述第十晶体管的栅极端子直接连接至所述第十二晶体管的栅极端子， 其中所述第十晶体管的所述栅极端子直接连接至所述第十三晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第十晶体管的所述栅极端子直接连接至所述第二电容器的第一电极， 其中所述第十一晶体管的栅极端子直接连接至所述第十四晶体管的栅极端子， 其中所述第十一晶体管的所述栅极端子直接连接至所述第一晶体管的所述源极端子和所述漏极端子中的所述一个， 其中所述第二晶体管的其它的所述源极端子和所述漏极端子直接连接至第一布线， 其中所述第四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第六晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十二晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第十四晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第一布线， 其中所述第一电容器的第二电极直接连接至所述第一布线， 其中所述第二电容器的第二电极直接连接至所述第一布线， 其中所述第五晶体管的栅极端子直接连接至第二布线， 其中所述第九晶体管的其它的所述源极端子和所述漏极端子直接连接至所述第二布线。29.如权利要求1至权利要求11以及权利要求20至权利要求28中的任何一个所述的半导体器件，还包括: 衬底； 扫描线驱动电路，位于所述衬底上； 像素部分，位于所述衬底上， 其中所述扫描线驱动电路包括所述晶体管，并且 其中所述半导体器件是显示装置。30.如权利要求1、权利要求2、权利要求4、权利要求5、权利要求7、权利要求8、权利要求10、权利要求11、和权利要求20至权利要求28中的任何一个所述的半导体器件，还包括: 衬底；以及 挠性印制电路， 其中所述晶体管形成于所述衬底上，并且 其中所述挠性印制电路电连接至所述晶体管。
【专利摘要】本发明的一个目的是提供能够稳定操作的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器。在脉冲信号输出电路的一个实施例中，晶体管具有连接到具有形成脉冲信号输出电路的输出端子的源极端子或漏极端子的另一个晶体管的栅电极的源极端子或漏极端子，晶体管的沟道长度比另一个晶体管的沟道长度要长。由此，修改另一个晶体管的栅电位的泄漏电流量能够降低，并且能够防止脉冲信号输出电路的故障。
【IPC分类】H03K19/00, G11C19/18, G11C19/28, H01L21/28, H03K23/44, H01L29/78, H03K19/096
【公开号】CN105245218
【申请号】CN201510558152
【发明人】丰高耕平
【申请人】株式会社半导体能源研究所
【公开日】2016年1月13日
【申请日】2011年2月3日
【公告号】CN102783025A, CN102783025B, DE112011100749B4, DE112011100749T5, US8320516, US8576978, US20110216874, US20130050162, WO2011108343A1