尽型(即，d-FET)开关晶体管(例如，Q2和Q3)，电感、电容或电阻是否在低电平处被组合而在高电平处被分离。对于所示的并联可重配置的元件，针对低到高电平RF驱动，理论的电感和电阻在数值上的增加或理论的电容在数值上的减少在放大器10的输入处改变。
[0045]输入匹配网络12还包括非可配置部分24，其具有如所示排列的电感L5和一对电容C6和C7。
[0046]输入匹配网络12的输出16是通过电容C2耦合到晶体管14的栅极的RF交流电(AC)。由电压Vg和Vd提供对晶体管栅极和漏极的偏置，这种偏置是分别通过电感L3和L4耦合到栅极和漏极的直流电(DC)，此外，如所示出那样分别通过电容C3和C4耦合到地的AC防止电源处的不需要的RF信号。
[0047]因此，放大器10是具有由功率电平感测电路18控制的可重配置输入匹配网络12的1级放大器。增益级包括:DC阻断电容C2和C5 (限制Vg和Vd偏置移动)、DC偏置注入扼流圈L3和L4以及RF旁路电容C3和C4。可重配置输入匹配网络12包括部分匹配网络，其包括固定值输入匹配元件L5、C6和C7。开关晶体管Q2和Q3、栅极隔离电阻R1和R2、偏置下拉电阻R3和R4形成实际开关功能。功率电平感测电路18包括RF耦合元件(CN)、DC偏置网络(BN)、包含整流二极管D1的检测器电路、RF旁路电容C1和负载电阻R5。这产生有关触发Q2和Q3开关的RF输入幅度的可调整输出信号。开关触发阈值通过改变CN耦合因子、BN偏置电平以及使用电阻R1/R2和R5的电阻分压器网络来进行调整。
[0048]现在参照图6，示出了用于生成本文要描述的结果的负载拉动平台装置10。装置10是由Maury制造的商用单元。本发明的发现是对具有场板的GaN FET在3GHz频率处进行负载拉动测量的过程期间发生的。如图6所示，该装置包括测试下的设备(DUT)12，在该情况下，测试下的设备(DUT) 12是2.64mm(12X220um)GaN FET器件。在器件12的每个侧上是用14和16表示的源和负载调谐器。装置10还包括:RF源18、反射功率感测器20、定向耦合器22、栅极偏置T 24、源调谐器26、输入电缆和探针28、漏极偏置T 32、输出路径34、功率表36、调谐器控制器38和用于栅极和漏极34的偏置系统。源调谐器14允许源的设置匹配器件12的输入，而负载调谐器16可以被设置来扫描各种输出负载匹配条件。系统软件计算并绘出功率和效率两者的输出负载轮廓线。相似地，对于固定的输出负载，系统允许确定最优的源匹配。
[0049]实验室过程使用装置10来执行上述导致软压缩的器件负载拉动的标准方式(或旧方式)，而对于要描述的新过程，其减少或去除软压缩。这里将器件的Q点设置为28V和100ma/mm(晕安 / _米)。
[0050]用于设计器件12的输入阻抗的过程如下:如之前一样，负载被匹配为50欧姆，并且在器件12上执行小信号源拉动以确定最佳功率的最佳源匹配。可选地，还可以从在3GHz处的器件的S参数获得源匹配在史密斯图上的位置，3GHz是针对该实验所选的频率。该源匹配也被称为器件12的输入的小信号共轭匹配。接下来，以该固定的源匹配，从低驱动电平到高驱动电平来执行器件12的负载拉动。驱动电平应当足够高以将输出驱动进入压缩至少3dB。但是，与旧过程不同的是，现在器件12的输出在其最优功率目标处，并且源拉动是以大信号输入驱动电平在器件12上被执行，并且在功率和效率负载目标处获得Pout对Pin传输曲线。系统还记录Gt和Gp (转换器增益和功率增益)、来自器件输入(S11)的反射功率，或在有关参数的数个其它测量之间的回波损耗。发现新的源匹配(大信号源匹配)位置在史密斯图上从小信号共轭匹配点顺时针旋转了大约10到15度。可以按照相同步骤在效率负载条件下获得大信号源匹配的位置。已发现这些大信号源匹配点的位置在史密斯图上彼此紧密靠近，从而可以将它们认为是一个位置并且是相同的位置。接下来，该源匹配被固定，并且针对功率和效率负载目标执行功率扫描(传输曲线)。该扫描指示，对于两种负载条件，都相当大地减少了软压缩。针对原始小信号源匹配与新的大信号源匹配之间的周期性间隔的点来获得传输曲线。该相同的技术已经被应用到X带处的GaN晶体管，并且已经发现源输入匹配同样大约顺时针旋转10度是正确的。
[0051]因此，提供了一种用于设计GaN晶体管器件的输入网络的方法。该方法包括:用相对大的输入信号功率电平通过输入网络E来驱动器件；以器件处于预定输出功率电平处的输出来改变输入网络E的参数。也就是说，E是输入调谐器，其允许将整个史密斯图上的各种匹配呈现给器件。同样地，Η是输出调谐器并且也可以被改变；测量器件的传输函数性能参数作为被改变的输入网络参数；以及，从测量的传输函数性能参数来选择输入网络参数。
[0052]测量的分析
[0053]已经观察到具有场板的GaN FET展示出软增益压缩特性，软压缩的程度根据向器件呈现的输出负载阻抗而改变。例如，已经观察到，与功率负载阻抗匹配的器件具有非常软的压缩特性，而与效率负载匹配的器件展示出有相当大提高的压缩特性。对于功率和效率负载的情况，这在图7和8中从Pout对Pin测量的负载拉动数据来说明。注意，图7和8给出了 GaN FET的针对两种不同的输出负载匹配条件(功率和效率)的测量的负载拉动数据。两张图都绘出了对于Pin的Pout、增益和效率。每个图中的虚线对应于导致软压缩的小信号源匹配条件。实曲线说明了在大信号状态下设置了输入源匹配时，软压缩如何被减少。两张图中的图7(其中，FET输出匹配于功率负载)更清楚地说明了软压缩的问题。在FET于其输出处匹配于效率负载的图8中，这种情况较不严重。
[0054]虚曲线的源匹配是对器件的输入的标准小信号共轭匹配。测量下的器件是具有以24V、100ma/mm偏置的场/伽玛栅极的2.5mm GaN FET,并且CW测量是在3GHz处执行。
2.5mm GaN FET的Pout对Pin特性具有共轭小信号源匹配(虚线)和大信号源匹配(实线)。器件在最大功率的负载中终止。
[0055]非常明显，特别是根据图7，在小信号源匹配的情况下，器件展示出相当大程度的软压缩。当器件的输入在大信号驱动条件下被重新匹配时，压缩特性如实线所示更“正常”。软压缩的测量是增益随着输入驱动而下降的速率。如果我们进一步分析图7中的数据，我们发现对于标准源匹配情况(虚线)，器件在Pin = 15dBm处命中ldB压缩点。从Pin =15dBm到25dBm，增益以0.3dB/dB的速率下降并且之后以0.9dB/dB的速率下降。对于大信号源匹配条件(实线)，器件在Pin = 21dBm处达到ldB压缩，然后增益以0.9dB/dB的速率下降，这非常接近通常接受的增益下降测量值ldB/dB，并且是通常用GaAs pHEMT所观察到的值。从该数据中还注意到，对于大信号匹配情况，PAE峰值发生在器件是4.4dB压缩、15.6dB的增益的情况下，而在小信号输入匹配的情况下，在PAE峰值处的器件的增益是12.9dB并且器件是7.ldB压缩。这种不同意味着以这种方式，2级功率放大器(PA)在每级的输入处被匹配，FET在放大器中被设置大小，并因此影响到功率放大器的效率。
[0056]在图9中的史密斯图中说明了小信号源匹配和大信号源匹配阻抗的位置。源阻抗从小信号源匹配位置经历至少10度的顺时针旋转，而在大信号条件下，可以旋转15度以获得最佳源匹配。对于给定的大信号Pin，随着将源匹配从小信号旋转到大信号的情况，软压缩的程度如之前在图7中说明的从“不好”变为正常。也就是说，馈送晶体管的输入网络通过以下方式来设计:将栅极的复共轭在阻抗史密斯图上绘制成晶体管的源阻抗；然后，在阻抗史密斯图上将所绘的图顺时针旋转10-15度以获得输入网络的输入阻抗。
[0057]软压缩现象通常发生在高电压器件(>15V工作)中，并且特别是发生在具有场板的GaN器件中。一种理解该情况的方式是根据图10所示的GaN FET的小信号模型。通过三个固有参数Cgs-栅极源电容、Cgd-栅漏电容和gm-跨导将器件的输入匹配控制在一阶。Rs (源电阻)和Rg (栅极电阻)对输入阻抗也有贡献，但是这些被认为是寄生效应，并且不是偏置相关的。Cgs、Cgd和gm是强偏置相关的，即它们与Vds (漏-源电压)和Vgs (栅源电压)有关。例如，图11说明了 Cgs如何随Vgs和Vds变化。当将大信号驱动的动态负载线(器件的AB类工作)叠加到Cgs平面时，非常明显的是，在Q点和小信号匹配条件处的Cgs值在高驱动处不再有效。事实上，我们可以得到等价的大信号Cgs值。将对Cgd和gm保持类似分析。可以由新的小信号输入驱动依赖模型来表示器件在大信号状态下的性能，其中可以将参数Cgs、gm和Cgd表示如下:
[0058]Cgs = Al+Bl*Pin + Cl*Pin2，gm = A2+B2*Pin + C2*Pin2