Bang-bang时间到数字转换器系统和方法
【技术领域】
[0001]本公开一般涉及通信领域，更加具体地，涉及BANG-BANG时间到数字转换器系统和方法。
【背景技术】
[0002]时间到数字转换器(简称为TDC)是用于识别事件并提供它们发生的时间的表示的设备。TDC能够被用于测量事件的绝对时间或用于测量多个事件之间的时间差或延迟。
[0003]在许多系统(诸如通信系统)中，存在需要适时操作的多条路径。这些路径之间的延迟能够降低通信带宽、速度和可靠性。TDC能够被用于确定多条路径的时间延迟。然后，该时间延迟被用于对系统进行调整并提高系统的性能。
[0004]通常，使用门阵列来实现TDC。模拟技术容易受到诸如工艺、电压和温度变化(被称作PVT变化)之类的变化的影响。这些变化影响电路的操作，并且能够导致针对多条路径的延迟或测量时间的差别。此外，这些变化限制了这类TDC的分辨率和精确度。
[0005]因此，需要一种不那么容易受到PVT变化影响并且提供更高分辨率的、更加精确的 TDC0
【发明内容】
[0006]本发明的一个方面公开了一种时间数字转换器(TDC)，该TDC包括:互斥元件，该互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲，其中所述互斥元件被配置成:在所述第一时钟早于所述第二时钟时将所述第一脉冲驱动为第一逻辑状态并将所述第二脉冲驱动为第二逻辑状态，并且在所述第二时钟早于所述第一时钟时将所述第二脉冲驱动为所述第一逻辑并将所述第一脉冲驱动为所述第二逻辑状态；以及采样组件，该采样组件被配置成接收所述第一脉冲和所述第二脉冲，并且根据所述第一脉冲和所述第二脉冲生成判定信号。
[0007].本发明的另一方面公开了一种数字频率系统，该数字频率系统包括:第一路径，该第一路径具有第一延迟，并且被配置成生成具有第一频率的第一时钟；第二路径，该第二路径具有第二延迟，并且被配置成生成具有第二频率的第二时钟；时间数字转换器，该时间数字转换器被配置成基于所述第一时钟和所述第二时钟生成判定信号，其中所述判定信号指示所述第一时钟和所述第二时钟中的哪一时钟更早；以及环路组件，该环路组件被配置成接收所述判定信号并且基于所述判定信号生成校准信号。
[0008]本发明的又一方面公开了一种生成时序判定信号的方法，该方法包括:由第一路径生成第一时钟信号；由第二路径生成第二时钟信号；由互斥元件生成第一脉冲和第二脉冲，其中在所述第一时钟更早使所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟更早，所述第二脉冲被设置为所述第一逻辑状态；以及由采样组件生成判定信号，该判定信号基于所述第一脉冲和所述第二脉冲指示所述第一时钟和所述第二时钟中的哪一时钟更早。
[0009]本发明的又一方面公开了一种系统，该系统包括:用于生成第一时钟信号的装置；用于生成第二时钟信号的装置；用于生成第一脉冲和第二脉冲的装置，根据所述第一时钟信号早于所述第二时钟信号，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟信号早于所述第一时钟信号，所述第二脉冲被设置为所述第一逻辑状态；以及用于基于所述第一脉冲和所述第二脉冲生成判定信号的装置。
【附图说明】
[0010]图1是示出了具有高分辨率TDC的数字频率合成器系统的图示；
[0011]图2是示出了高分辨率bang-bang时间到数字转换器(TDC)的图示；
[0012]图3是示出了互斥元件的图示；
[0013]图4是第一时钟早于第二时钟的时序图；
[0014]图5是第二时钟早于第一时钟的时序图；
[0015]图6是示例性无线设备的图示，该示例性无线设备可操作来通过使用具有bang-bang时间到数字转换器的通信系统发送和接收信号；
[0016]图7是示出了生成时序判定信号的方法的流程图。
【具体实施方式】
[0017]参考附图对本公开的系统和方法进行了描述，其中本文各处的相似标号被用于指代相似元件，并且其中所示出的结构和设备不一定是按照比例绘制的。
[0018]时间到数字转换器(TDC)被用于识别事件并传达对事件的表示。通信系统使用这种测量以增强通信。
[0019]通信系统和技术的一个普遍问题在于包括工艺、电压和温度(PVT)变化的变化导致模拟电路的性能失配和/或变化。因此，存在向数字解决方案转变的趋势。一般来说，数字电路不像模拟电路那么容易受到PVT变化的影响。因此，模拟组件被数字组件代替。无源环路滤波器被数字环路滤波器代替。压控振荡器(VCO)被数控振荡器(DCO)代替。另外，相位频率检测器被TDC和/或bang-bang TDC代替。
[0020]替换数字组件所具有的一个困难在于获得适合的或比得上其模拟对应物的抖动性能。抖动是与真实周期性的偏差，并且可阻止更高的时序分辨率。数字替换的被降低的抖动性能对整体系统的性能产生了负面影响。
[0021 ] 本文所公开的系统和方法包括TDC，该TDC能够在PVT变化中提供亚皮秒分辨率，提供较大的输入动态范围、对管芯上的梯度失配的耐受性、比较具有不同频率的信号的能力并且在不需要校准的情况下提供合适的性能。
[0022]图1是示出了具有高分辨率TDC的数字频率合成器系统100的图示。提供简化形式的系统100仅仅是为了说明性的目的；应当理解的是能够增加和/或删除组件。系统100能够被利用在诸如通信系统之类的其他系统内。
[0023]系统100包括TDC 102、第一路径104、第二路径106和环路组件108。在此示例中，TDC 102是bang-bang TDC，并且基于第一时钟110和第二时钟112提供判定信号114。在图1中，第一时钟110也被标记为RCLK，第二时钟112也被标记为BCLK。判定信号114指示在第一时钟110和第二时钟112被采样的采样时段期间，时钟110和112中的哪一者更早。
[0024]TDC 102使用互斥元件来判定时钟110和112的相对到达时间。TDC102做出在先/在后判定来确定哪一时钟先到。这种对于先到时钟的判定能够基于任何转变，高至低和/或低至高转变。
[0025]第一路径或链104生成第一时钟110。第二路径或链106生成第二时钟112。第一路径和第二路径104和106具有与其各自相关的不同的属性和延迟。该不同的属性可归因于PVT变化。作为不同属性的结果，时钟110和112可具有不同的时序或延迟。此外，时钟110和112可具有相似的频率或不同的频率。在一个示例中，第二时钟112具有比第一时钟110的频率高100倍的频率。
[0026]第一路径104包括系统(例如，通信系统)中的一个或多个元件。在一个示例中，第一路径104包括功率放大器、多路复用器等等。第二路径106也可包括系统中的一个或多个元件。在一个示例中，第二路径106包括多路复用器、多级可调延迟元件等等。第一和/或第二路径104和106还能够包括延迟调整组件，诸如延迟线、可控振荡器、一个或多个延迟元件等等。
[0027]环路组件108接收判定信号114，并且作为响应生成校准信号116。在此示例中，校准信号116被提供至第二路径106。校准信号116调整第二路径106的时序以便于使第一时钟110和第二时钟112更加紧密地同步。在其他示例中，校准信号116和/或其他校准信号被生成以向包括第一路径104的其他路径提供时间调整。
[0028]校准信号116是基于判定信号114生成的。例如，如果判定信号指示第二时钟112在先，则校准信号116向第二路径106添加少量延迟。作为另一示例，如果判定信号114指示第一时钟110在先(暗示着第二时钟112在后)，则校准信号116从第二路径106移除少量延迟。可替代地，校准信号可被用于向第一路径104添加延迟。
[0029]应当注意的是在此示例中，TDC 102并未指示时钟110和112之间的时间量或时间段。然而，在其他示例中，TDC 102能够包括此信息。
[0030]环路组件108可是锁相环或延迟锁定环的一部分或者与它们合并，以辅助基于时钟110和112生成输出信号。组件108可包括其他组件，包括，但不限于环路滤波器、启动/开始组件、校准组件、锁定监控器、低压降稳压器(LDO)等等。在一个示例中，环路组件108是倍频延迟锁定环(MDLL)的一部分。
[0031]图2是示出了高分辨率bang-bang时间到数字转换器(TDC) 200的图示。TDC 200可作为TDC 102被用在系统100和其他类似的系统中以提供对于多个时钟的到达时间的数字指不O
[0032]转换器200包括互斥元件218和多级组件228。互斥元件218分别基于第一时钟和第二时钟110和112生成第一和第二脉冲信号230和232。互斥元件218分辨或识别第一时钟和第二时钟110和112之间的时序差，而不是计算两条路径/链之间的延迟。互斥元件218的速度很快，并且能够以亚皮秒时序分辨时序差。元件218基于第一时钟110和第二时钟112生成第一脉冲230，并且基于第一时钟110和第二时钟112生成第二脉冲232。另外，互斥元件218被配置成:根据第一脉冲230为高电平，将第二脉冲232驱动为低电平，并且根据第二脉冲232为高电平，将第一脉冲230驱动为低电平。
[0033]采样组件228接收第一脉冲230和第二脉冲232，并且作为响应生成判定信号114。判定信号114的时序被设定以供诸如DLL之类的其他组件使用。判定信号114包括第一在先指示符240，其指示第一时钟110相较于第二时钟112是否在前或在先。判定信号114还包括第二在先指示符242，其指示第二时钟112相较于第一时钟110是否在前或在先。
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