径被配置成根据校准信号调整第二时钟。
[0092]示例15包括示例13-14中的任何一个的主题，示例15包括或删除可选元件，其中第一路径和第二路径被配置成根据校准信号调整第一时钟和第二时钟。
[0093]示例16包括示例13-15中的任何一个的主题，示例16包括或删除可选元件，其中环路组件包括环路滤波器和低压降稳压器。
[0094]示例17包括示例13-16中的任何一个的主题，示例17包括或删除可选元件，其中环路组件是倍频延迟锁定环路。
[0095]示例18包括示例13-17中的任何一个的主题，示例18包括或删除可选元件，其中第一路径包括可控振荡器，该可控振荡器被配置成调整第一路径的第一延迟。
[0096]示例19包括示例13-18中的任何一个的主题，示例19包括或删除可选元件，其中第二路径包括延迟线，该延迟线被配置成调整第二路径的第二延迟。
[0097]不例20是一种生成时序判定信号的方法。第一时钟信号由第一路径生成。第二时钟信号由第二路径生成。第一脉冲和第二脉冲由互斥元件生成。根据第一时钟信号更早，第一脉冲被设置成第一逻辑状态。根据第二时钟信号更早，第二脉冲被设置成第一逻辑状态。判定信号由采样组件生成，判定信号基于第一脉冲和第二脉冲指示第一时钟和第二时钟中的哪一个更早。
[0098]示例21包括示例20的主题，其中包括基于判定信号调整第二时钟信号的时序。
[0099]示例22包括示例20-21中的任何一个的主题，其中判定信号包括根据第一时钟更早而被设置成第一状态的第一指示符，和根据第二时钟更早而被设置成第一状态的第二指示符。
[0100]示例23包括示例20-22中的任何一个的主题，还包括:生成第二时钟信号包括将第二时钟生成为具有与第一时钟信号不同的频率。
[0101]示例24是具有用于生成第一时钟信号的装置、用于生成第二时钟信号的装置、用于生成第一脉冲和第二脉冲的装置以及用于基于第一脉冲和第二脉冲生成判定信号的装置的系统。根据第一时钟信号早于第二时钟信号，第一脉冲被设置成第一逻辑状态，并且根据第二时钟信号早于第一时钟信号，第二脉冲被设置成第一逻辑状态。
[0102]示例25包括示例24的主题，示例25包括或删除可选元件，其中系统还包括用于基于判定信号调整第一时钟信号和第二时钟信号中的至少一个时钟的时序的装置。
[0103]尽管已经关于一种或多种实施方式对本发明进行了说明和描述，但是在不背离所附权利要求的精神和范围的情况下，可对所示出的示例做出替换和/或修改。例如，尽管本文所描述的传输电路/系统可能已经被示为发送器电路，但是本领域的技术人员将理解本文所提供的发明也可适用于收发器电路。
[0104]另外，尤其关于由上面所描述的组件或结构(部件、设备、电路、系统等等)执行的各种功能，除非另有说明，否则用于描述这类组件的术语(包括对“装置”的引用)意图对应于执行所描述的组件的特定功能的任何组件或结构(例如，其在功能上等效)，尽管它们在结构上可能并不等效于所公开的执行在本文中所示出的本发明的典型实施方式的功能的结构。所述组件或结构包括执行指令以便于实现各种功能中的至少一部分功能的处理器。另外，尽管可能仅关于本发明的若干实施方式中的一种实施方式公开了本发明的特定特征，但是这样的特征可以与可能期望的其他实施方式的一个或多个其他特征相结合，并且对于任何给定或具体应用是有益的。
[0105]此外，就详细说明和权利要求中的任何一者中所使用的术语“包含”、“包括”、“具有”、“具备”、“带有”及它们的变体这方面来说，这类术语意图为在某种程度上类似于术语“涵盖”的包括。
【主权项】
1.一种时间到数字转换器，包括: 互斥元件，该互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲，其中所述互斥元件被配置成:根据所述第一时钟早于所述第二时钟，将所述第一脉冲驱动为第一逻辑状态并将所述第二脉冲驱动为第二逻辑状态，并且根据所述第二时钟早于所述第一时钟，将所述第二脉冲驱动为所述第一逻辑并将所述第一脉冲驱动为所述第二逻辑状态；以及 采样组件，该采样组件被配置成接收所述第一脉冲和所述第二脉冲，并且根据所述第一脉冲和所述第二脉冲生成判定信号。2.根据权利要求1所述的转换器，还包括被配置成根据所述判定信号调整所述第一时钟和所述第二时钟中的至少一个时钟的时序的组件。3.根据权利要求1所述的转换器，还包括第一路径和第二路径，其中所述第一路径被配置成生成具有第一延迟的第一时钟，并且所述第二路径被配置成生成具有第二延迟的第二时钟。4.根据权利要求1-3中的任何一项所述的转换器，其中所述判定信号包括第一在先指示符和第二在先指示符，其中根据所述第一时钟早于所述第二时钟，所述第一在先指示符被设置为所述第一逻辑状态，并且根据所述第二时钟早于所述第一时钟，所述第二在先指示符被设置为所述第一逻辑状态。5.根据权利要求1-3中的任何一项所述的转换器，其中所述判定信号具有松弛的时序。6.根据权利要求1所述的转换器，其中所述第一时钟和所述第二时钟具有不同频率。7.根据权利要求1所述的转换器，其中所述第一时钟具有比所述第二时钟的频率至少大10倍的频率。8.根据权利要求1-3和6-7中的任何一项所述的转换器，其中所述互斥元件被配置成基于所选定的采样时段生成所述第一脉冲和所述第二脉冲。9.根据权利要求1-3和6-7中的任何一项所述的转换器，其中所述互斥元件包括经交叉耦合的与非NAND门电路和被耦合至所述经交叉耦合的NAND门电路的亚稳态滤波器。10.根据权利要求9所述的转换器，其中根据所述第一时钟早于所述第二时钟，第一NAND门电路的输出被驱动为第一状态，并且第二 NAND门电路的输出被驱动为第二状态。11.根据权利要求1-3和6-7中的任何一项所述的转换器，其中所述采样组件被配置成将所述第一脉冲和所述第二脉冲扩大到所述判定信号中。12.根据权利要求1-3和6-7中的任何一项所述的转换器，其中所述采样组件包括第一级延迟触发器和第二级延迟触发器。13.一种数字频率系统，包括: 第一路径，该第一路径具有第一延迟，并且被配置成生成具有第一频率的第一时钟； 第二路径，该第二路径具有第二延迟，并且被配置成生成具有第二频率的第二时钟； 时间到数字转换器，该时间到数字转换器被配置成基于所述第一时钟和所述第二时钟生成判定信号，其中所述判定信号指示所述第一时钟和所述第二时钟中的哪一时钟更早；以及 环路组件，该环路组件被配置成接收所述判定信号并且基于所述判定信号生成校准信号。14.根据权利要求13所述的系统，其中所述第二路径被配置成根据所述校准信号调整所述第二时钟。15.根据权利要求13所述的系统，其中所述第一路径和所述第二路径被配置成根据所述校准信号调整所述第一时钟和所述第二时钟。16.根据权利要求13所述的系统，其中所述环路组件包括环路滤波器和低压降稳压器。17.根据权利要求13所述的系统，其中所述环路组件是倍频延迟锁定环路。18.根据权利要求13-17中的任何一项所述的系统，其中所述第一路径包括可控振荡器，该可控振荡器被配置成调整所述第一路径的所述第一延迟。19.根据权利要求13-17中的任何一项所述的系统，其中所述第二路径包括延迟线，该延迟线被配置成调整所述第二路径的所述第二延迟。20.一种生成时序判定信号的方法，所述方法包括: 由第一路径生成第一时钟信号； 由第二路径生成第二时钟信号； 由互斥元件生成第一脉冲和第二脉冲，其中根据所述第一时钟更早，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟更早，所述第二脉冲被设置为所述第一逻辑状态；以及 由采样组件基于所述第一脉冲和所述第二脉冲生成指示所述第一时钟和所述第二时钟中的哪一时钟更早的判定信号。21.根据权利要求20所述的方法，还包括基于所述判定信号调整所述第二时钟信号的时序。22.根据权利要求20和21中的任何一项所述的方法，其中所述判定信号包括第一指示符和第二指示符，其中该第一指示符根据所述第一时钟更早而被设置成所述第一状态，并且该第二指示符根据所述第二时钟更早而被设置成所述第一状态。23.根据权利要求20和21中的任何一项所述的方法，其中生成所述第二时钟信号包括将所述第二时钟生成为具有与所述第一时钟信号不同的频率。24.—种系统，包括: 用于生成第一时钟信号的装置； 用于生成第二时钟信号的装置； 用于生成第一脉冲和第二脉冲的装置，根据所述第一时钟信号早于所述第二时钟信号，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟信号早于所述第一时钟信号，所述第二脉冲被设置为所述第一逻辑状态；以及 用于基于所述第一脉冲和所述第二脉冲生成判定信号的装置。25.根据权利要求24所述的系统，还包括: 用于基于所述判定信号调整所述第一时钟信号和所述第二时钟信号中的至少一个时钟的时序的装置。
【专利摘要】本发明公开了一种BANG-BANG时间到数字转换器系统和方法。时间到数字转换器包括互斥元件和采样组件。互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲。互斥元件还被配置成：根据第一时钟早于第二时钟，将第一脉冲驱动至第一逻辑状态，并将第二脉冲驱动至第二逻辑状态；根据第二时钟早于第一时钟，将第二脉冲驱动至第一逻辑状态，并将第一脉冲驱动至第二逻辑状态。采样组件被配置成接收第一脉冲和第二脉冲，并且根据第一脉冲和第二脉冲生成判定信号。
【IPC分类】H03L7/08
【公开号】CN105515570
【申请号】CN201510583511
【发明人】崇-元·托尼·张, 曾-英·罗宾·卢
【申请人】英特尔公司
【公开日】2016年4月20日
【申请日】2015年9月14日
【公告号】EP3029832A2, US9395698, US20160103423